于争 博士

北京中鼎畅讯科技有限公司总经理，高速PCB设计团队负责人，于博士信号完整性SIG007创始人。毕业于中国科学院，拥有《信号完整性揭秘-于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。于博士录制的《Cadence SPB15.7 快速入门视频教程（60集）》至今仍深受欢迎。

2001年，第一块百兆速率PCB的彻底失败让于博士对信号完整性有了初步的认识。凭着对技术的痴迷和刻苦钻研，第二块电路板便一板成功。十几年来，于博士潜心专研信号完整性，设计的电路板难度越来越大、速率越来越高。电路板层数从2层到4层、6层、8层、12层、14层、18层、24层、28层，信号速率超过12Gbps，单板内单电压轨道电流最大达到70安培，微弱信号达到几个毫伏。设计的电路板类型包括：高速数字板卡、高难度数模混合板，大型高速背板、测试夹具等等。大型背板尺寸达到一米，高速差分互连速率超过5G，板内差分对4千9百多对。10G背板互连长度超过一米。PCB设计均一板成功。近年来，于博士投入了更多的精力来解决工程设计中的难题，不断攻克各种设计难题、不断解决各种工程故障，在多个大型项目中对技术方案和技术手段进行把关决策。在多年不断解决工程难题、挑战更高设计难度的过程中，积累了丰富的设计以及解决问题的经验。

多年的科研及工程设计过程中，总结了一套高效的系统化信号完整性设计方法，经历了大量工程实践的验证，高速PCB设计一板成功已成为常态化趋势。

2010年至今，主讲百余场信号完整性设计、信号完整性仿真等课程。已为几百家企业及科研院所提供信号完整性设计及技术培训服务。高速PCB故障定位及整改方案设计已成为常态化的项目。业务领域覆盖通信、医疗、航空航天、汽车电子、雷达、导航、消费电子、铁路、船舶、工控等等多个行业。

于争博士创办的北京中鼎畅讯科技有限公司是一家专注信号完整性设计的科研及技术服务类专才型企业，专攻信号完整性设计。为企业解决高速电路设计中的难题，解决别人解决不了的问题。中鼎畅讯提供的服务涵盖信号完整性设计、高速PCB故障整改、信号完整性仿真、电源完整性仿真、信号完整性培训等多个方面，满足客户的多方面多层次需求。

武老师 首席测试专家 特聘顾问

2005年至今一直在世界500强企业的高速信号完整性实验室，从事信号完整性的研究工作，在长期工作中积累了丰富的信号完整性经验，特别擅长信号完整性的测量分析，信号完整性故障定位；结合良好的实验环境不断探索、研究、解决层出不穷的信号完整性问题的快捷方法，通过测试手段针对信号问题“一针见血，手到病除”。

主要研究方向：TDR 、TRL、 SOLT测试方法研究；高速信道研究，电源完整性测试方法研究、时钟测试方法研究、抖动研究、误码研究、SERDES验证方法研究、高速串行数据测试方法研究、连接器研究。